晶振时钟信号偏移skew概念
整个芯片中时钟信号到达各级电路的时间差即为时钟偏移skew。
造成晶振时钟信号偏移skew的根本原因
短路径问题：即逻辑单元速度快，输出数据比时钟传播到下个逻辑单元还要快，就会造成数据丢失，从而导致逻辑功能出错。
如何控制晶振时钟信号的偏移skew？建议有以下五点：
- 添加布线延迟，体现在电路板上即是等长绕线。
- 时钟反转，在发送寄存器上使用加了传输门的时钟，在接收寄存器上直接使用时钟，使得后者更早触发。
- 交替使用一个时钟不同沿或者交替使用不同相位的时钟。
- 行波时钟结构，每一个触发器的输出驱动下一个触发器的时钟。
- 平衡线路长度，即布线等长。
