晶振输出频率偏差过大会造成什么后果？关于晶振输出频率偏差过大问题，主要从其两个重要应用来看：

PLL参考

作为PLL参考时，如果晶振频偏超差，锁相环自然锁偏。频偏过大就意味着频率出错，通信就会异常。实际上，从电气参数来看，每颗晶振本身都具备不同精度。正规晶振厂家在晶振在出厂前，都会对其进行频偏校准，最后通过检测设备把晶振频偏保证在安全范围之内。

时间同步

做通信时钟时，发射端和接收端频率需要一致。当无线通信网络中节点之间的频率偏差较大时，导致节点间低阶调制也无法正常通信，此时节点无法接收到时钟跟踪节点的时间同步信息，因此不能保证无线通信网络时间同步的顺利完成。并且节点之间的频率差会导致时钟计时速度的差异，影响时间同步精度。

注：

PLL

PLL的英文全称是PhaseLocked Loop,即锁相环,是一种反馈控制电路。PLL对时钟网络进行系统级的时钟管理和偏移控制，具有时钟倍频、分频、相位偏移和可编程占空比的功能。

通信时钟

同步通信方式要求通信双方以相同的时钟频率进行，而且准确协调，通过共享一个单个时钟或定时脉冲源保证发送方和接收方的准确同步。

时钟同步是同步无线通信网络的重要基础，是无线信号正确接收、时分多址接入、功率控制、同步跳频等功能的核心技术之一。无线通信网络中各节点拥有独立的硬件时钟，硬件时钟通过晶体振荡器和计数器来进行计时，由于制作工艺、外界环境、硬件老化等原因，各节点硬件时钟的晶体振荡器的频率之间存在差异，因此完成节点时钟之间的频率同步是网络节点之间时间同步的重要保障。

现有技术中一类是依赖外部时钟源来完成无线通信网络节点间的时间同步。比如利用GPS、北斗等卫星授时系统进行无线通信网络的时间同步，在节点中集成相应的时标信号接收装置，无线通信网络中的各个节点独立的与卫星授时系统的时间进行同步，以完成整网的时间同步。