2022-12-14

匹配电容的变化对晶体输出频率的影响： 匹配电容容值增加，晶体输出频率降低。 匹配电容容值减小，晶体输出频率升高。 如果晶体负载电容CL为12.5PF，晶诺威科技建议匹配电容在15~18PF之间取值。但在晶体实际电路应用中，也有匹配22PF为最佳的情况，这主要归因于电路板本身之间的差异。 匹配电容对晶…

2022-12-09

Pin functions for Oscillators 晶诺威产晶体振荡器(OSC5032/OSC7050)功耗及待机电流介绍如下： 晶体振荡器(OSC5032/OSC7050)Supply consumption功耗 22mA max. (@1.8V) 25mA max. (@2.5V) 35…

2022-12-07

我们可能会在有源晶振规格书中见到以下英语： Output will be enable if OE is Logic 1 or Open; Output will be disable if OE is Logic 0. 中文内容如下： 如果OE选择Logic 1（逻辑1）或open（打开），频率信…

2022-11-30

NTP使用一个分层、半分层的时间源系统。该时钟层次的每个级别被称为“stratum”，顶层分配为数字0。一个通过阶层n同步的服务器将运行在阶层n + 1。数字表示与参考时钟的距离，用于防止层次结构中的循环依赖性。阶层并不总是指示质量或可靠性；在阶层3的时间源得到比阶层2时间源更高的时间质量也很常见。…

2022-11-26

以晶诺威产SMD 3225贴片有源晶振（CMOS输出）为例： #1脚为OE功能端，三态功能的开关。 #2脚GND为接地端。 #3脚Output为频率输出端。 #4脚Vdd是工作电压输入端。 在电路设计焊接中，为了稳定运行，建议在Vdd和GND之间连接0.01μF至0.1μF的旁路电容，并尽可能靠近V…

2022-11-21

（SMD3225-4PIN晶体谐振器尺寸及引脚说明） 关于晶体谐振器(晶体)的使用说明 Since the crystal unit is a passive component, it is important to have appropriate circuit conditions. Ple…

2022-11-18

（Output disable current vs Standby current） 晶诺威科技有源晶振脚位功能说明如下： 1、 OE使能功能 High（高）: Specified frequency output from OUT pin. 从OUT引脚输出指定频率 Low（低）: Out pi…

2022-11-17

抖动jitter的分类 Depending on how the jitter timing is defined, jitter is classified into phase jitter, period jitter, and intercyclic jitter. Phase jitter…

2022-11-16

How to obtain favorable phase noise? 如何获得良好的相位噪声？ 1. Secure a favorable Q value of the oscillation circuit. Use a crystal with a high Q value, and low…

2022-11-14

（4脚无源晶振SMD3225尺寸及脚位说明） 一般情况下，4脚无源晶振的第1脚和第3脚的接法如下： 无源晶振的第1脚和第3脚其实没有方向性，不用担忧接反。 具体操作： 若脚1接OSC-IN（频率输入），则脚3接OSC-OUT（频率输出） 若脚3接OSC-OUT（频率输出），则脚1接OSC-IN（频率…